淺談無(wú)線接收機(jī)位同步時(shí)鐘提取電路設(shè)計(jì)范文

本站小編為你精心準(zhǔn)備了淺談無(wú)線接收機(jī)位同步時(shí)鐘提取電路設(shè)計(jì)參考范文，愿這些范文能點(diǎn)燃您思維的火花，激發(fā)您的寫(xiě)作靈感。歡迎深入閱讀并收藏。

摘要：介紹了一種采用數(shù)字鎖相法實(shí)現(xiàn)快速位同步時(shí)鐘提取的設(shè)計(jì)方案。設(shè)計(jì)應(yīng)用于無(wú)線通信接收機(jī)中，對(duì)解調(diào)得到的數(shù)字基帶信號(hào)進(jìn)行時(shí)鐘恢復(fù)，以實(shí)現(xiàn)數(shù)據(jù)碼元的正確采樣判決。該方案以超前-滯后型鎖相環(huán)為基礎(chǔ)并進(jìn)行適當(dāng)改進(jìn)，根據(jù)用于產(chǎn)生位同步時(shí)鐘的分頻器的計(jì)數(shù)值來(lái)決定每次相位調(diào)整的步長(zhǎng)，僅需一次便可完成相位的跟蹤鎖定，極大地提高了位同步速度；同時(shí)設(shè)計(jì)對(duì)輸入信號(hào)也進(jìn)行了必要的濾波處理，進(jìn)一步增強(qiáng)了其抗干擾性能。通過(guò)一系列的仿真驗(yàn)證，證明了只要每次相位調(diào)整時(shí)累積相位誤差小于碼元位寬的50%，該設(shè)計(jì)均可實(shí)現(xiàn)正確同步。

關(guān)鍵詞：位同步；數(shù)字鎖相環(huán)；無(wú)線接收機(jī)

0引言

在信息通信領(lǐng)域，無(wú)線通信技術(shù)因其在靈活性和可用性等方面的突出優(yōu)勢(shì)，發(fā)展迅速且應(yīng)用越來(lái)越廣泛。位同步作為無(wú)線通信接收機(jī)中間同步環(huán)節(jié)，直接影響到通信系統(tǒng)的性能，對(duì)保證信息的可靠接收至關(guān)重要。在數(shù)據(jù)通信過(guò)程中，發(fā)送端按特定的速率逐個(gè)發(fā)送碼元數(shù)據(jù)，接收端的位同步模塊產(chǎn)生一個(gè)重復(fù)頻率與碼元速率相同、相位與最佳判決時(shí)刻一致的同步時(shí)鐘信號(hào)，以實(shí)現(xiàn)對(duì)接收數(shù)據(jù)的正確采樣與恢復(fù)。工程中，發(fā)送端通常會(huì)使用曼徹斯特編碼等特殊編碼方式對(duì)待發(fā)送的數(shù)據(jù)碼元進(jìn)行處理，使其包含有豐富的位同步信息。對(duì)于這種信號(hào)的位同步，常用的方法有濾波法、數(shù)字鎖相環(huán)法、數(shù)字插值法和最大平均功率法。其中數(shù)字鎖相環(huán)法由于相對(duì)于其他方法結(jié)構(gòu)更為簡(jiǎn)單，所需的硬件資源較少，且具有可靠性高、性能穩(wěn)定和便于集成的優(yōu)點(diǎn)，在實(shí)際通信系統(tǒng)中得到了廣泛應(yīng)用。傳統(tǒng)的超前-滯后型數(shù)字鎖相環(huán)的基本工作原理是采用添扣脈沖的形式來(lái)調(diào)整位同步時(shí)鐘的相位。本地提取得到的位同步時(shí)鐘首先通過(guò)鑒相器與輸入碼元進(jìn)行相位比較，鑒相器根據(jù)其相位超前或滯后的情況，相應(yīng)地輸出一個(gè)超前脈沖到常開(kāi)門(mén)或輸出一個(gè)滯后脈沖到常閉門(mén)，其中常開(kāi)門(mén)與常閉門(mén)的另一路輸入信號(hào)分別為時(shí)鐘變換單元所產(chǎn)生的兩個(gè)相位相反，占空比為25%的雙相時(shí)鐘。當(dāng)相位超前時(shí)，超前脈沖將使常開(kāi)門(mén)輸出的時(shí)鐘脈沖減少一個(gè)；當(dāng)相位滯后時(shí)，滯后脈沖將使常閉門(mén)多輸出一個(gè)時(shí)鐘脈沖。然后將這兩路時(shí)鐘輸出相或后輸入到分頻計(jì)數(shù)器進(jìn)行分頻得到所需的位同步時(shí)鐘信號(hào)，這樣便實(shí)現(xiàn)了通過(guò)改變一定時(shí)間內(nèi)輸入到分頻計(jì)數(shù)器的時(shí)鐘脈沖數(shù)達(dá)到對(duì)位同步時(shí)鐘進(jìn)行相位調(diào)整的目的。但這種方法每次只能添加或扣除一個(gè)時(shí)鐘脈沖，其同步建立時(shí)間較長(zhǎng)。針對(duì)這一問(wèn)題，本設(shè)計(jì)采用可變添扣脈沖數(shù)的方式，根據(jù)具體相位差值選擇相位調(diào)整的步長(zhǎng)，只需要一次就可以完成相位的跟蹤鎖定，極大地縮短了同步建立時(shí)間；另外，設(shè)計(jì)還對(duì)輸入碼元信號(hào)進(jìn)行了必要的毛刺濾除處理，在一定程度上提高了其抗噪聲干擾的能力。

1位同步時(shí)鐘提取電路結(jié)構(gòu)及工作原理

論文在超前-滯后型數(shù)字鎖相環(huán)的基礎(chǔ)上增加了相位差值的實(shí)時(shí)獲取與處理功能，依據(jù)捕獲的位同步時(shí)鐘與輸入碼元相位的具體差值來(lái)確定需要添扣的脈沖數(shù)，這樣不管初始的相位差為多少，都能夠做到快速而準(zhǔn)確的相位跟蹤鎖定。此外，設(shè)計(jì)中還增加了數(shù)字濾波單元，可以有效降低毛刺噪聲對(duì)電路整體性能的影響。設(shè)計(jì)的位同步時(shí)鐘提取電路主要由數(shù)字濾波器、雙相時(shí)鐘產(chǎn)生器、數(shù)字鑒相器、相位差值獲取單元、N分頻器和添扣脈沖控制器等幾個(gè)部分組成。

（1）數(shù)字濾波器

由于干擾噪聲的影響，解調(diào)輸出的數(shù)字基帶信號(hào)往往存在一些毛刺脈沖，這將使提取得到的位同步時(shí)鐘相位產(chǎn)生隨機(jī)抖動(dòng)，加大了相位跟蹤捕獲的難度。數(shù)字濾波器可以有效濾除這些毛刺，其電路結(jié)構(gòu)如圖2所示。該電路由四個(gè)D觸發(fā)器和一個(gè)數(shù)據(jù)選擇器組成。圖中din為帶毛刺的輸入碼元信號(hào)，前兩級(jí)D觸發(fā)器實(shí)現(xiàn)對(duì)din的同步化處理。第二三級(jí)D觸發(fā)器的輸出din_r2和din_r3作為數(shù)據(jù)選擇器MUX的選擇控制信號(hào)；若din_r2和din_r3的值均為“1”，在下一個(gè)時(shí)鐘上升沿到來(lái)時(shí)，輸出信號(hào)din_filt輸出“1”；若din_r2和din_r3的值均為“0”，din_filt則輸出“0”；若din_r2和din_r3的值一個(gè)為“0”，另一個(gè)為“1”，din_filt保持原電平值不變。din_r2和din_r3的值不同，說(shuō)明此處din出現(xiàn)了跳變，如這一跳變寬度大于一個(gè)時(shí)鐘周期時(shí)，其值可以傳遞到din_filt；如其跳變寬度小于一個(gè)時(shí)鐘周期，則在下一個(gè)時(shí)鐘周期內(nèi)din_r2和din_r3的值還是不同，din_filt的值還是保持不變，也就是說(shuō)這個(gè)跳變不能傳遞到輸出。因此對(duì)于小于一個(gè)時(shí)鐘周期的毛刺脈沖，將被此電路濾除。

（2）雙相時(shí)鐘產(chǎn)生器

其中輸入為系統(tǒng)時(shí)鐘clkx16，其頻率是輸入碼元速率的2N倍，此處取N=8；D觸發(fā)器對(duì)系統(tǒng)時(shí)鐘進(jìn)行二分頻，然后將得到二分頻信號(hào)及其反相后的信號(hào)分別與系統(tǒng)時(shí)鐘clkx16取反后的信號(hào)相與，產(chǎn)生兩個(gè)相位差為π，占空比為25%，頻率為輸入碼元速率N倍的雙相時(shí)鐘clkx8_a和clkx8_b，并將此作為添扣脈沖控制器的輸入。

（3）數(shù)字鑒相器

數(shù)字鑒相器只在輸入碼元信號(hào)出現(xiàn)跳變時(shí)才比較位同步時(shí)鐘與輸入碼元的相位關(guān)系。其首先對(duì)經(jīng)過(guò)數(shù)字濾波處理后的輸入碼元信號(hào)進(jìn)行邊沿檢測(cè)，當(dāng)檢測(cè)到跳變沿時(shí)再判斷此時(shí)本地位同步時(shí)鐘相位的超前滯后情況，若位同步時(shí)鐘的上升沿處于輸入碼元的中間位置，則說(shuō)明相位已達(dá)到鎖定狀態(tài)，此時(shí)無(wú)需再進(jìn)行位同步時(shí)鐘相位的調(diào)整。

（4）添扣脈沖控制器

添扣脈沖控制器是實(shí)現(xiàn)相位調(diào)整的關(guān)鍵單元。其電路結(jié)構(gòu)如圖4(a)所示，pul_ded為扣除脈沖控制信號(hào)，pul_inc為添加脈沖控制信號(hào)，二者在位同步時(shí)鐘相位鎖定狀態(tài)下均為低電平。當(dāng)相位超前時(shí)，pul_ded輸出一定時(shí)間長(zhǎng)度的高電平脈沖，將其取反并與clkx8_b相與便可從clkx8_b中扣除若干時(shí)鐘脈沖得到時(shí)鐘信號(hào)clk_open；當(dāng)相位滯后時(shí)，pul_inc輸出一定時(shí)間長(zhǎng)度的高電平脈沖，將其與clkx8_a相與便可從clkx8_a中取出若干時(shí)鐘脈沖得到時(shí)鐘信號(hào)clk_close；最后將clk_open和clk_close相或后得到的clk_div信號(hào)作為N分頻器的時(shí)鐘輸入，這樣便實(shí)現(xiàn)了通過(guò)添扣脈沖的方式進(jìn)行相位調(diào)整的功能。

（5）相位差值獲取單元

相位差值獲取單元主要由一個(gè)可預(yù)置數(shù)的遞減計(jì)數(shù)器cnt_phdif構(gòu)成，其工作原理如圖5所示。遞減計(jì)數(shù)器的預(yù)置值val_ini隨N分頻計(jì)數(shù)器計(jì)數(shù)值的變化而變化，當(dāng)輸入碼元信號(hào)出現(xiàn)跳變沿，也就是相位超前指示信號(hào)pha_bef或相位滯后指示信號(hào)pha_aft有效時(shí)，遞減計(jì)數(shù)器從當(dāng)前的預(yù)置值開(kāi)始遞減計(jì)數(shù)，同時(shí)將添加脈沖控制信號(hào)pul_inc或扣除脈沖控制信號(hào)pul_ded的電平拉高，高電平持續(xù)的時(shí)間由遞減計(jì)數(shù)器計(jì)數(shù)周期數(shù)決定，即進(jìn)行相位調(diào)整時(shí)需要的添扣脈沖數(shù)與輸入碼元信號(hào)出現(xiàn)跳變時(shí)N分頻計(jì)數(shù)器的計(jì)數(shù)值相關(guān)。當(dāng)數(shù)字鑒相器檢測(cè)到輸入碼元信號(hào)的跳變沿時(shí)，超前和滯后指示信號(hào)有且只有一個(gè)有效，若此時(shí)分頻計(jì)數(shù)值為“001”、“010”、“011”，則位同步時(shí)鐘的相位超前，進(jìn)行扣除脈沖操作；若分頻計(jì)數(shù)值為“101”、“110”、“111”，則相位滯后，進(jìn)行添加脈沖操作；若分頻計(jì)數(shù)值為“100”，則添加或扣除脈沖由超前滯后指示信號(hào)決定；若分頻計(jì)數(shù)值為“000”，說(shuō)明此時(shí)相位已鎖定，不進(jìn)行任何操作。

（6）N分頻器

N分頻器是一個(gè)N進(jìn)制計(jì)數(shù)器，它對(duì)時(shí)鐘信號(hào)clk_div進(jìn)行分頻，得到所需的位同步時(shí)鐘，同時(shí)將計(jì)數(shù)器的計(jì)數(shù)值經(jīng)一定的組合邏輯電路處理后實(shí)時(shí)反饋給相位差值獲取單元，實(shí)現(xiàn)可變步長(zhǎng)的相位調(diào)整。

2位同步時(shí)鐘提取電路仿真及其性能分析

本設(shè)計(jì)用VerilogHDL編程實(shí)現(xiàn)，并使用Modelsim軟件進(jìn)行仿真驗(yàn)證。設(shè)輸入碼元速率為fb，系統(tǒng)時(shí)鐘頻率為fsys，且有fsys=2Nfb，即輸入碼元位寬為系統(tǒng)時(shí)鐘周期的2N倍。在輸入碼元信號(hào)中加入脈沖寬度小于一個(gè)系統(tǒng)時(shí)鐘周期的毛刺噪聲后，對(duì)電路的整體性能分析如下：

（1）在沒(méi)有碼元抖動(dòng)以及時(shí)鐘頻率偏差的情況下，對(duì)初始相位偏差為0~π中的任意值，本文設(shè)計(jì)的位同步時(shí)鐘提取電路只需要通過(guò)一次相位調(diào)整便可實(shí)現(xiàn)同步，且相位鎖定后位同步時(shí)鐘的上升沿與碼元正中間位置的最大偏差僅為半個(gè)系統(tǒng)時(shí)鐘周期。對(duì)應(yīng)的仿真波形如圖6所示，其中clk_syn為提取得到的位同步時(shí)鐘，din_filt為帶有毛刺噪聲的輸入碼元信號(hào)din經(jīng)數(shù)字濾波處理后得到的信號(hào)，由仿真結(jié)果可見(jiàn)，輸入碼元中參雜的毛刺脈沖均被成功濾除。

（2）當(dāng)存在碼元抖動(dòng)時(shí)，本設(shè)計(jì)允許最大碼元抖動(dòng)幅度為N-1個(gè)系統(tǒng)時(shí)鐘周期，即只要碼元位寬在N+1~3N-1倍的系統(tǒng)時(shí)鐘周期范圍內(nèi)，本電路就可以正常工作。位同步時(shí)鐘相位可以隨碼元位寬的變化而進(jìn)行實(shí)時(shí)調(diào)整，雖然此時(shí)位同步時(shí)鐘的上升沿可能會(huì)偏離出現(xiàn)抖動(dòng)的碼元的中間位置，但仍可實(shí)現(xiàn)正確采樣，當(dāng)碼元抖動(dòng)消失，位同步時(shí)鐘在下一個(gè)輸入碼元到來(lái)時(shí)便可立馬進(jìn)入鎖定狀態(tài)。碼元抖動(dòng)幅度為N-1個(gè)系統(tǒng)時(shí)鐘周期時(shí)的仿真波形如圖7所示，圖中位同步時(shí)鐘clk_syn在接收到第一個(gè)輸入碼元時(shí)便與其建立了同步；第3~8個(gè)碼元處出現(xiàn)了抖動(dòng)，此時(shí)實(shí)時(shí)調(diào)整后的位同步時(shí)鐘的上升沿雖然不在碼元的中間位置，但也并未出現(xiàn)誤采樣的情況；當(dāng)碼元位寬恢復(fù)正常，位同步時(shí)鐘又迅速完成了相位的跟蹤鎖定。

（3）由于時(shí)鐘振蕩器往往都有一些穩(wěn)定性和精確度的問(wèn)題，即存在時(shí)鐘頻率偏差，當(dāng)輸入碼元出現(xiàn)連續(xù)“0”或連續(xù)“1”時(shí)，其與位同步時(shí)鐘之間的相位差將隨著連續(xù)位數(shù)的增加而增加，若這種累積相位誤差小于碼元位寬的50%，本設(shè)計(jì)就不會(huì)出現(xiàn)多采樣或漏采樣的問(wèn)題，并且在碼元出現(xiàn)跳變時(shí)將會(huì)重新進(jìn)行相位調(diào)整。而最多允許出現(xiàn)的連續(xù)“0”或連續(xù)“1”的個(gè)數(shù)，將由時(shí)鐘頻率偏差的大小決定。理想情況下系統(tǒng)時(shí)鐘頻率fsys=2Nfb，取N=8，即有fsys=16fb，實(shí)際中時(shí)鐘頻率偏差一般都比較小，這里為了便于說(shuō)明取fsys=15fb，即頻率偏差為6.25%，這可等效地認(rèn)為是輸入碼元位寬的偏差，所以此時(shí)最多允許出現(xiàn)7個(gè)連續(xù)“0”或連續(xù)“1”。在實(shí)際通信過(guò)程中，發(fā)送方可以對(duì)待傳輸數(shù)據(jù)碼元進(jìn)行曼徹斯特編碼，使每個(gè)碼元中間都存在電平跳變，或者是對(duì)其進(jìn)行數(shù)據(jù)白化處理，將待傳輸碼元與一組偽隨機(jī)序列相異或，使其具有偽隨機(jī)性，這樣就很好地解決了數(shù)據(jù)碼元中出現(xiàn)過(guò)長(zhǎng)的連續(xù)“0”或連續(xù)“1”的問(wèn)題，有效地增加了本設(shè)計(jì)所允許的頻率偏差范圍。

3結(jié)論

本文基于數(shù)字鎖相環(huán)法設(shè)計(jì)了一種快速位同步時(shí)鐘提取電路，利用分頻計(jì)數(shù)值與位同步時(shí)鐘相位間的對(duì)應(yīng)關(guān)系實(shí)現(xiàn)可變步長(zhǎng)相位調(diào)整，同步速度快、誤差小。同時(shí)本設(shè)計(jì)實(shí)現(xiàn)了對(duì)毛刺噪聲的處理，且對(duì)由碼元抖動(dòng)和時(shí)鐘頻率偏差引起的相位誤差具有較大的容忍度，穩(wěn)定性好，有較強(qiáng)的抗干擾能力。

參考文獻(xiàn)

[1]江火平.一種可變位速率的位同步器的設(shè)計(jì)與仿真[J].電子設(shè)計(jì)工程,2013,21(10):59-61.

[2]張智明.基于FPGA的位同步電路設(shè)計(jì)[J].現(xiàn)代電子技術(shù),2016,39(4):132-134.

[3]杜勇.數(shù)字通信同步技術(shù)的MATLAB與FPGA實(shí)現(xiàn):Altera/Verilog版[M].北京:電子工業(yè)出版社,2015.

[4]蘇淑靖,吳征.基于FPGA+DDS的位同步時(shí)鐘恢復(fù)設(shè)計(jì)與實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用,2014,40(8):51-53.

作者：林彬彬；施隆照；陸培民 單位：福州大學(xué)