組合邏輯電路設(shè)計(jì)論文范文

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1小規(guī)模集成門電路實(shí)現(xiàn)三人表決

使用小規(guī)模集成門電路實(shí)現(xiàn)時(shí)，首先，對(duì)標(biāo)準(zhǔn)邏輯表達(dá)式進(jìn)行化簡(jiǎn)，得到最簡(jiǎn)邏輯表達(dá)式，即邏輯表達(dá)式中相加的乘積項(xiàng)最少、每個(gè)乘積項(xiàng)的因子最少;然后，將最簡(jiǎn)邏輯表達(dá)式變換為與給定門電路相對(duì)應(yīng)的形式。用邏輯代數(shù)或卡諾圖化簡(jiǎn)得到三人表決最簡(jiǎn)邏輯表達(dá)式為。三種實(shí)現(xiàn)方法中，前兩種門電路的個(gè)數(shù)都是4個(gè)，成本差不多，第三種用了8個(gè)門電路，成本要高一些。

2中規(guī)模集成電路實(shí)現(xiàn)三人表決

2.1用譯碼器實(shí)現(xiàn)譯碼器是一類多輸入、多輸出組合邏輯器件，n變量二進(jìn)制譯碼器具有2n個(gè)輸出變量，恰為n變量的最小項(xiàng)。任何組合邏輯電路都可用最小項(xiàng)之和的標(biāo)準(zhǔn)形式表示，因此，可用n變量二進(jìn)制譯碼器和必要的門電路實(shí)現(xiàn)n輸入變量邏輯電路。3～8線譯碼器74HC138輸出低電平有效［8］，用譯碼器74HC138和“與非”門可以實(shí)現(xiàn)三人表決電路。74HC138譯碼器輸出的邏輯表達(dá)式為.

2.2用數(shù)據(jù)選擇器實(shí)現(xiàn)數(shù)據(jù)選擇器的輸出端具有標(biāo)準(zhǔn)“與或”的形式。n選1數(shù)據(jù)選擇器在選擇輸入控制下，從n個(gè)數(shù)據(jù)中選擇某個(gè)數(shù)據(jù)送到輸出端。采用n選1數(shù)據(jù)選擇器可以實(shí)現(xiàn)任何輸入變量數(shù)不大于n+1的組合邏輯電路。三人表決電路可選用4選1或者8選1數(shù)據(jù)選擇器實(shí)現(xiàn)。

2.3用加法器實(shí)現(xiàn)加法器是產(chǎn)生數(shù)和的裝置，分為半加器和全加器。若加數(shù)、被加數(shù)與低位的進(jìn)位為輸入，和數(shù)與進(jìn)位為輸出則為全加器。74LS283是超前進(jìn)位四位二進(jìn)制全加器［8］，即所有各位的進(jìn)位直接從最低位進(jìn)位CIN產(chǎn)生。

3ROM和PLA實(shí)現(xiàn)三人表決

只讀存儲(chǔ)器ROM和可編程邏輯陣列PLA都屬于組合邏輯電路，都有一個(gè)與陣列和一個(gè)或陣列，但PLA的與陣列和或陣列都是可編程的，而ROM中與陣列是固定連接，只有或陣列可編程。ROM中的與陣列是一個(gè)產(chǎn)生2n個(gè)輸出的譯碼器，即產(chǎn)生2n個(gè)最小項(xiàng)(與陣列的輸出mi)。用ROM實(shí)現(xiàn)組合邏輯電路時(shí)，首先，將邏輯表達(dá)式表示成最小項(xiàng)之和的形式;然后，把邏輯表達(dá)式的輸入作為ROM的輸入;最后，根據(jù)要實(shí)現(xiàn)的邏輯表達(dá)式對(duì)ROM的或陣列進(jìn)行編程，畫出相應(yīng)的陣列圖。用ROM實(shí)現(xiàn)三人表決的陣列圖如圖5(a)所示。用PLA實(shí)現(xiàn)組合邏輯電路的方法與用ROM實(shí)現(xiàn)非常相似。兩者的區(qū)別在于，用ROM實(shí)現(xiàn)是基于最小項(xiàng)表達(dá)式，而用PLA實(shí)現(xiàn)是基于最簡(jiǎn)與或表達(dá)式，所以用PLA實(shí)現(xiàn)組合邏輯比用ROM實(shí)現(xiàn)更簡(jiǎn)單、靈活、經(jīng)濟(jì)。首先，將邏輯表達(dá)式化簡(jiǎn)為最簡(jiǎn)與或表達(dá)式;然后，根據(jù)最簡(jiǎn)表達(dá)式中的不同與項(xiàng)以及各與項(xiàng)之和分別對(duì)PLA的與陣列和或陣列進(jìn)行編程，畫出陣列圖。用PLA實(shí)現(xiàn)三人表決如圖5(b)所示。

4結(jié)束語

組合邏輯電路設(shè)計(jì)中，首先，根據(jù)給出的實(shí)際問題建立輸入、輸出變量，列出所有可能的輸入、輸出狀態(tài)，即真值表;然后，根據(jù)真值表寫出輸入、輸出的標(biāo)準(zhǔn)邏輯表達(dá)式，用邏輯代數(shù)或卡諾圖根據(jù)設(shè)計(jì)要求化簡(jiǎn)、變換邏輯表達(dá)式;最后，根據(jù)化簡(jiǎn)、變換的邏輯表達(dá)式采用標(biāo)準(zhǔn)器件實(shí)現(xiàn)邏輯電路，力求所用器件數(shù)、器件的種類、器件之間的連線均最少。

組合邏輯電路的輸入、輸出變量較少時(shí)，常常采用中小規(guī)模集成門電路實(shí)現(xiàn)，設(shè)計(jì)靈活，電路成本低，設(shè)計(jì)時(shí)應(yīng)以減少集成電路的數(shù)量為目標(biāo)，充分利用集成電路中的門，減少電路中信號(hào)通過門的級(jí)數(shù)而減少信號(hào)延時(shí)，提高工作速度。組合邏輯電路較復(fù)雜時(shí)，常采用中規(guī)模集成電路設(shè)計(jì)，成本低、體積小、功耗低、速度快、可靠性強(qiáng)，但受中規(guī)模集成電路功能限制，靈活性不如門電路。當(dāng)最小項(xiàng)數(shù)目較大時(shí)，采用只讀存儲(chǔ)器ROM或可編程邏輯陣列PLA實(shí)現(xiàn)比較合適。

作者：閻群韓守梅木春梅李擎單位：北京科技大學(xué)自動(dòng)化學(xué)院 鋼鐵流程先進(jìn)控制教育部重點(diǎn)實(shí)驗(yàn)室