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《深圳大學(xué)學(xué)報(bào)》2016年第一期
摘要:
針對(duì)血液分析儀需在8s內(nèi)完成4路血細(xì)胞和1路狀態(tài)信號(hào)數(shù)據(jù)采集、處理的要求，設(shè)計(jì)一套基于現(xiàn)場(chǎng)可編程門陣列的多路數(shù)據(jù)采集與處理系統(tǒng)．系統(tǒng)實(shí)現(xiàn)5路數(shù)模轉(zhuǎn)換的并行數(shù)據(jù)采集、數(shù)據(jù)處理，并通過(guò)串行外設(shè)接口通訊接口將處理的數(shù)據(jù)上傳至ARM主機(jī)．臨床試用結(jié)果表明，系統(tǒng)數(shù)據(jù)采集和處理的方法完全滿足血液分析儀對(duì)測(cè)試速度的要求，儀器性能指標(biāo)達(dá)到了國(guó)家注冊(cè)檢驗(yàn)的要求．
關(guān)鍵詞:
信息處理技術(shù);血液分析儀;數(shù)據(jù)采集;現(xiàn)場(chǎng)可編程門陣列;數(shù)模轉(zhuǎn)換器;串行外設(shè)接口
傳統(tǒng)血液分析儀大多采用ARM作為控制器，在實(shí)際應(yīng)用中每個(gè)ARM工作時(shí)鐘內(nèi)只能對(duì)1路血細(xì)胞信號(hào)進(jìn)行采樣，造成采樣速率慢，易導(dǎo)致線程死鎖等現(xiàn)象［1］．其次，ARM控制器為串行指令工作方式［2］，其有限資源難以完成血液分析儀復(fù)雜的控制動(dòng)作，影響了系統(tǒng)的實(shí)時(shí)性．另外，隨著對(duì)血液分析儀檢測(cè)與診斷水平要求的提高，其控制系統(tǒng)也在不斷更新升級(jí)，這就要求控制電路具有較好的靈活性，以降低儀器更新升級(jí)的成本．實(shí)際測(cè)試結(jié)果表明，血液分析儀需在1min內(nèi)完成單個(gè)測(cè)試分析動(dòng)作，包括采集4路血細(xì)胞信號(hào)和1路狀態(tài)信號(hào)，5路數(shù)據(jù)總共所占存儲(chǔ)空間大小約為110Mbyte．根據(jù)設(shè)計(jì)開(kāi)發(fā)要求，血液分析儀的單個(gè)測(cè)試分析動(dòng)作需在60s內(nèi)完成，而控制電磁閥和電機(jī)等動(dòng)作部分占據(jù)大量時(shí)間，所以留給數(shù)據(jù)采樣及處理的時(shí)間僅有8s左右．若先將采樣數(shù)據(jù)存入同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(synchronousdynamicrandomaccessmemory，SDRAM)模塊，再統(tǒng)一上傳，耗時(shí)就會(huì)超過(guò)設(shè)計(jì)要求，要想達(dá)到設(shè)計(jì)要求則只能縮短采樣時(shí)間．采樣時(shí)間越短，所采集的細(xì)胞個(gè)數(shù)就越少，這時(shí)，任何細(xì)胞個(gè)數(shù)的波動(dòng)都會(huì)對(duì)細(xì)胞整體計(jì)數(shù)造成很大影響，使儀器性能不穩(wěn)定．為解決采樣時(shí)間、系統(tǒng)可靠性及準(zhǔn)確性之間的矛盾，系統(tǒng)采用ARM(管理級(jí))+FPGA(基礎(chǔ)自動(dòng)化級(jí))的兩級(jí)控制系統(tǒng)的方法［3-5］，本研究選擇現(xiàn)場(chǎng)可編程門陣列(fieldprogrammablegatearray，F(xiàn)PGA)作為血液分析儀控制系統(tǒng)的核心，利用其并行工作特點(diǎn)，在完成多路信號(hào)并行采樣、數(shù)據(jù)處理等工作的同時(shí)，完成血液分析儀的控制動(dòng)作，也可滿足系統(tǒng)不斷更新升級(jí)的需要．
1系統(tǒng)總體框架設(shè)計(jì)
本研究設(shè)計(jì)的5路并行數(shù)據(jù)采集、處理系統(tǒng)，如圖1．其中，包括4路的白細(xì)胞、紅細(xì)胞、血小板、血紅蛋白和1路狀態(tài)信號(hào)(壓力、小孔電壓和試劑)的數(shù)據(jù)采集、處理的控制模塊共同組成血液分析儀多路數(shù)據(jù)采集與處理系統(tǒng)［6-8］．設(shè)計(jì)時(shí)考慮到節(jié)約硬件資源及成本，采用1片8路分時(shí)選通的CD4051芯片，用于切換不同的狀態(tài)檢測(cè)信號(hào)，CD4051的輸出端連接到模數(shù)轉(zhuǎn)換器(analogtodig-italconverter，A/D)的輸入端，完成狀態(tài)參數(shù)的檢測(cè)．在信號(hào)采集的同時(shí)，針對(duì)不同信號(hào)進(jìn)行對(duì)應(yīng)的數(shù)據(jù)處理，然后將處理的數(shù)據(jù)緩存于隨機(jī)存儲(chǔ)器(randomaccessmemory，RAM)模塊，RAM模塊存滿后，再通過(guò)數(shù)據(jù)存儲(chǔ)控制模塊將細(xì)胞特征存儲(chǔ)于SDRAM中，最后上傳至ARM主機(jī)．
2模塊設(shè)計(jì)與實(shí)現(xiàn)
2.1A/D芯片的選擇與控制A/D芯片若采用并行數(shù)據(jù)傳輸方式，硬件上至少需要14根信號(hào)線連接，而選擇串行外設(shè)接口(serialperipheralinterface，SPI)控制方式，硬件上只需3根信號(hào)線進(jìn)行連接，分別為CS、CLK和SDO［9-10］;每路A/D至少可節(jié)約11個(gè)FPGA通用輸入/輸出(input/output，I/O)端口并簡(jiǎn)化硬件連線．同時(shí)，根據(jù)實(shí)際測(cè)試可知，經(jīng)過(guò)放大后的血細(xì)胞脈沖電壓幅值約為0.4～5.0V，頻率約為500Hz～70kHz，依據(jù)采樣定理，采樣頻率必須大于等于信號(hào)變化頻率的2倍，才能將信號(hào)還原，而實(shí)際工程上一般都取5～10倍以上．因此，本研究選用TI公司的帶SPI控制方式的芯片ADS7883，其采樣頻率最高可達(dá)3×106次/s(millionsamplespersecond，MSPS)，能更好的復(fù)原被采樣波形的包絡(luò)線，提高細(xì)胞的識(shí)別精度．ADS7883工作時(shí)序圖如圖2．工作過(guò)程為:當(dāng)SPI的時(shí)鐘信號(hào)SCLK傳送到A/D的SCLK引腳時(shí)，A/D開(kāi)始工作;當(dāng)SPI的CS下降沿傳送到A/D的CS引腳時(shí)，開(kāi)始轉(zhuǎn)換;A/D進(jìn)行轉(zhuǎn)換操作是在CS為低電平的狀態(tài)下;當(dāng)CS上升沿到來(lái)時(shí)，A/D轉(zhuǎn)換工作結(jié)束．A/D進(jìn)行轉(zhuǎn)換的周期為16幀，但是CS可以在任何時(shí)間進(jìn)行中斷(拉高)，此時(shí)SDO數(shù)據(jù)線處于3態(tài)，CS為高電平．當(dāng)CS再次變?yōu)榈碗娖綍r(shí)開(kāi)始下一個(gè)模/數(shù)轉(zhuǎn)換周期，因此每個(gè)數(shù)據(jù)的實(shí)際采樣周期為18=(16+2)個(gè)時(shí)鐘．圖3是血紅細(xì)胞A/D采樣電路原理圖．紅細(xì)胞脈沖微信號(hào)經(jīng)過(guò)放大后的電壓信號(hào)RBC是A/D芯片的輸入信號(hào)．引腳CS、SDO和SCLK是A/D芯片SPI串行工作方式的3條連接線路，分別為片選、數(shù)據(jù)線和時(shí)鐘，分別連接到FPGA對(duì)應(yīng)的I/O引腳上;DAD4是保護(hù)A/D芯片的穩(wěn)壓二極管，可限制A/D的輸入信號(hào)在5V以下．FPGA接收到A/D轉(zhuǎn)換后的數(shù)據(jù)后，通過(guò)細(xì)胞識(shí)別模塊，利用細(xì)胞識(shí)別算法進(jìn)行細(xì)胞識(shí)別［11］，再將識(shí)別后的細(xì)胞特征值傳遞給RAM緩存模塊進(jìn)行緩存．
2.2RAM數(shù)據(jù)緩存模塊的設(shè)計(jì)細(xì)胞識(shí)別模塊通過(guò)對(duì)采樣波形的分析，對(duì)細(xì)胞脈沖進(jìn)行識(shí)別，并記錄血細(xì)胞脈沖的最大高度和最大寬度，將其緩存于FPGA內(nèi)置的雙口RAM模塊中［12］．本研究選用的FPGA芯片EP2C20F484C8，其內(nèi)部RAM模塊寄存器轉(zhuǎn)換級(jí)(registertransferlevel，RTL)電路如圖4．其中，rdclock為數(shù)據(jù)讀取時(shí)鐘;wrclock為數(shù)據(jù)寫入時(shí)鐘;wren為RAM模塊的寫使能信號(hào);data［15∶0］為16bit的寫入數(shù)據(jù);rdaddress［8∶0］為9bit的數(shù)據(jù)讀取地址信號(hào)線;wdaddress［8∶0］為9bit的數(shù)據(jù)寫入地址信號(hào)線;q［15∶0］為16bit的讀出數(shù)據(jù)．在采樣過(guò)程中，RAM緩存控制模塊收到細(xì)胞特征值存儲(chǔ)請(qǐng)求后，首先將細(xì)胞高度值傳遞給data［15∶0］，然后將數(shù)據(jù)寫使能wren置1，再給一個(gè)wrclock寫脈沖信號(hào)，將細(xì)胞高度值寫入RAM模塊中，同時(shí)數(shù)據(jù)寫入地址加1，準(zhǔn)備寫入下一個(gè)細(xì)胞特征值．由于實(shí)際采樣頻率為50/18=2.78MHz，而數(shù)據(jù)傳輸頻率為50MHz，為了達(dá)到采樣與存儲(chǔ)的時(shí)鐘匹配，本研究采用數(shù)據(jù)乒乓存儲(chǔ)操作，保證數(shù)據(jù)的連續(xù)性和準(zhǔn)確性．具體實(shí)現(xiàn)方式為:在設(shè)計(jì)過(guò)程中，先將RAM中512個(gè)存儲(chǔ)單元，分成2個(gè)256存儲(chǔ)單元使用．采樣開(kāi)始時(shí)，首先將細(xì)胞特征值存儲(chǔ)于第1個(gè)256存儲(chǔ)單元，當(dāng)?shù)?個(gè)存儲(chǔ)單元存滿后，開(kāi)始將細(xì)胞特征值存儲(chǔ)于第2個(gè)256存儲(chǔ)單元，同時(shí)，將第1個(gè)存儲(chǔ)單元的數(shù)據(jù)，轉(zhuǎn)存到SDRAM中．第2個(gè)256存儲(chǔ)單元存滿后，再將細(xì)胞特征值存儲(chǔ)于第1個(gè)256存儲(chǔ)單元，同時(shí)，將第2個(gè)256存儲(chǔ)單元的數(shù)據(jù)轉(zhuǎn)存到SDRAM中．如此反復(fù)操作，實(shí)現(xiàn)了數(shù)據(jù)存儲(chǔ)的乒乓操作，既保證了數(shù)據(jù)存儲(chǔ)的連續(xù)性，又保證了實(shí)時(shí)性．?dāng)?shù)據(jù)存儲(chǔ)乒乓操作過(guò)程如圖5．
2.3SDRAM存儲(chǔ)模塊的設(shè)計(jì)由于RAM模塊僅有512個(gè)存儲(chǔ)單元，而每路細(xì)胞特征值最高可達(dá)1×105個(gè)數(shù)據(jù)點(diǎn)，只有4個(gè)RAM緩存模塊，分別存儲(chǔ)不同細(xì)胞信號(hào)的特征值，因此，當(dāng)RAM模塊存儲(chǔ)滿后，需將數(shù)據(jù)進(jìn)行轉(zhuǎn)存．本研究選擇2片Micron(美國(guó)鎂光)公司的MT48LC16M16A2P芯片進(jìn)行數(shù)據(jù)存儲(chǔ)［13］，其內(nèi)存帶寬為133MHz，每片存儲(chǔ)空間有32MByte，每片SDRAM芯片對(duì)應(yīng)存儲(chǔ)2個(gè)RAM模塊數(shù)據(jù)．將SDRAM的各個(gè)引腳連接到FPGA相對(duì)應(yīng)的引腳上，并定義好FPGA引腳功能定義，其中，SDRAM的CLK引腳連接到FPGA的鎖相環(huán)(phaselockedloop，PLL)時(shí)鐘輸出引腳上，在實(shí)現(xiàn)SDRAM存儲(chǔ)時(shí)，可通過(guò)PLL進(jìn)行倍頻，以提高SDRAM的讀寫速度．在采樣過(guò)程中，數(shù)據(jù)的存儲(chǔ)與讀取通過(guò)SDRAM控制器實(shí)現(xiàn)．由于每片SDRAM模塊對(duì)應(yīng)存儲(chǔ)2個(gè)RAM模塊的數(shù)據(jù)，因此，將SDRAM的32Mbyte空間分成2個(gè)16Mbyte空間，分別存儲(chǔ)2個(gè)RAM模塊的數(shù)據(jù)．?dāng)?shù)據(jù)存儲(chǔ)時(shí)，SDRAM控制器通過(guò)切換數(shù)據(jù)存儲(chǔ)地址實(shí)現(xiàn)數(shù)據(jù)的正確存儲(chǔ)．采樣開(kāi)始后，SDRAM控制器首先檢測(cè)第1個(gè)RAM模塊是否有數(shù)據(jù)存儲(chǔ)請(qǐng)求信號(hào)，即req_1是否為1，如不為1，則檢測(cè)第2個(gè)RAM模塊是否有數(shù)據(jù)存儲(chǔ)請(qǐng)求信號(hào)，即req_2是否為1，如不為1，則再次檢測(cè)req_1信號(hào)．當(dāng)req_1=1后，則將第1個(gè)RAM模塊中的數(shù)據(jù)讀出，存儲(chǔ)到SDRAM模塊中，數(shù)據(jù)存儲(chǔ)完成后，再檢測(cè)req_2信號(hào)．這樣就實(shí)現(xiàn)了存儲(chǔ)完第1個(gè)RAM模塊的數(shù)據(jù)后，首先檢測(cè)第2個(gè)RAM模塊是否有數(shù)據(jù)存儲(chǔ)請(qǐng)求，保證了每個(gè)RAM模塊的數(shù)據(jù)均能及時(shí)存儲(chǔ)到SDRAM中，避免了數(shù)據(jù)丟失或阻塞現(xiàn)象．
2.4SPI數(shù)據(jù)通訊模塊的設(shè)計(jì)血液分析儀單個(gè)分析動(dòng)作所采集的細(xì)胞總數(shù)最多約為15萬(wàn)個(gè)，處理過(guò)程中需取每個(gè)細(xì)胞的寬度和高度兩個(gè)細(xì)胞特征值，因此，F(xiàn)PGA需反饋給ARM處理器的總數(shù)據(jù)量最多約為30萬(wàn)個(gè)，每個(gè)數(shù)據(jù)點(diǎn)為16bit，因此總數(shù)據(jù)量為0.6Mbyte．根據(jù)設(shè)計(jì)要求，數(shù)據(jù)上傳耗時(shí)僅1s，SPI理論傳輸速率為25Mbyte．為保證通訊可靠，本研究采用12MHz的控制時(shí)鐘，則SPI傳輸速率為1.5Mbyte，因此數(shù)據(jù)傳輸完成總時(shí)間為0.4s，可滿足設(shè)計(jì)要求．SPI通訊連接示意圖如圖6．由于上下位機(jī)之間連線較少，因此提高了整個(gè)系統(tǒng)的穩(wěn)定性與可靠性．FPGA需將采集的數(shù)據(jù)通過(guò)SPI接口上傳給ARM進(jìn)行分析管理，此時(shí)ARM作為主機(jī)，F(xiàn)PGA作為從機(jī)．具體流程如圖7，F(xiàn)PGA通過(guò)REQ信號(hào)向ARM發(fā)出數(shù)據(jù)發(fā)送請(qǐng)求;ARM收到請(qǐng)求信號(hào)后，啟動(dòng)SPI控制器控制FPGA的SPI模塊進(jìn)行數(shù)據(jù)發(fā)送，再將CS置為0，然后發(fā)出16個(gè)CLK脈沖時(shí)鐘，每個(gè)CLK的上升沿通過(guò)SPI的MOSI向ARM發(fā)送1bit數(shù)據(jù)，高位在前，低位在后，數(shù)據(jù)發(fā)送完畢后，將CS置為1．FPGA的采樣數(shù)據(jù)均為12bit，ARM的控制器發(fā)出的SPI時(shí)鐘為16bit，因此數(shù)據(jù)發(fā)送時(shí)，以1個(gè)16bit的數(shù)據(jù)為1個(gè)單位，F(xiàn)PGA中數(shù)據(jù)不足的位補(bǔ)0，即每發(fā)出1個(gè)REQ請(qǐng)求信號(hào)，上傳2byte給ARM，直到數(shù)據(jù)傳送完為止，停止REQ的請(qǐng)求．
3系統(tǒng)數(shù)據(jù)驗(yàn)證
為驗(yàn)證系統(tǒng)數(shù)據(jù)采集及處理的正確性，針對(duì)A/D采樣部分，本研究以3V直流電壓源為輸入到5路A/D行采樣，同時(shí)運(yùn)用FPGA編程軟件QuartusII［14］自帶的SignalTap邏輯分析儀進(jìn)行在線觀測(cè)．從A/D采樣、AD輸入到SDRAM、SDRAM數(shù)據(jù)存儲(chǔ)與讀取、SPI通訊4方面對(duì)系統(tǒng)進(jìn)行了測(cè)試分析，驗(yàn)證數(shù)據(jù)的正確性．
3.1A/D采樣數(shù)據(jù)的驗(yàn)證測(cè)試過(guò)程中輸入信號(hào)為約3.07V的直流源，對(duì)應(yīng)的十進(jìn)制A/D數(shù)據(jù)為3.07×4095/5=2514．若5路A/D轉(zhuǎn)換器采集電壓值對(duì)應(yīng)的十進(jìn)制值都在2514左右范圍內(nèi)，則采樣的數(shù)據(jù)是準(zhǔn)確的，否則錯(cuò)誤．當(dāng)控制5路A/D采樣的SPI時(shí)鐘完全同步時(shí)，由圖8可知，同時(shí)段內(nèi)采集的電壓值相同且都在誤差允許范圍內(nèi)，說(shuō)明5路A/D采樣的數(shù)據(jù)準(zhǔn)確．
3.2AD輸入到SDRAM數(shù)據(jù)鏈路驗(yàn)證為驗(yàn)證從AD輸入到SDRAM輸出的數(shù)據(jù)鏈路的正確性和完整性，采用SignalTab工具觀測(cè)SDRAM輸出數(shù)據(jù)是否與AD輸入保持一致．圖9為SignalTab觀測(cè)的SDRAM數(shù)據(jù)輸出時(shí)序圖．其中，S_enable為讀SDRAM的使能信號(hào)．當(dāng)S_enable為高電平時(shí)，開(kāi)始讀取SDRAM的數(shù)據(jù)．參考圖8可知，SDRAM輸出數(shù)據(jù)與AD輸出數(shù)據(jù)完全一致，無(wú)丟失和錯(cuò)碼，說(shuō)明從AD輸入到SDRAM輸出鏈路數(shù)據(jù)正確且完整．
3.3SDRAM數(shù)據(jù)存儲(chǔ)與讀取的驗(yàn)證數(shù)據(jù)處理完畢，通過(guò)將細(xì)胞特征值用1～4095依次遞增的循環(huán)數(shù)進(jìn)行代替，驗(yàn)證數(shù)據(jù)存儲(chǔ)與讀取的正確性與完整性．圖10為1路RAM模塊將256個(gè)連續(xù)數(shù)據(jù)存儲(chǔ)到SDRAM模塊的時(shí)序圖．當(dāng)?shù)?個(gè)緩存模塊r_req發(fā)出數(shù)據(jù)發(fā)送請(qǐng)求后，SDRAM數(shù)據(jù)存儲(chǔ)控制模塊起始地址為數(shù)據(jù)存儲(chǔ)起始地址saddr1，同時(shí)將緩存中的數(shù)據(jù)存入SDRAM中．由圖10可知，data-in寄存器存儲(chǔ)數(shù)據(jù)為1～256，共256個(gè)數(shù)據(jù)．然后，停止數(shù)據(jù)存儲(chǔ)，此時(shí)白細(xì)胞數(shù)據(jù)存儲(chǔ)起始地址saddr1由開(kāi)始的0000H變?yōu)?100H，共增加了256，數(shù)據(jù)存儲(chǔ)位數(shù)和地址變化正確．為進(jìn)一步驗(yàn)證數(shù)據(jù)的正確性，放大后的邏輯分析儀效果圖如圖11．?dāng)?shù)據(jù)寄存器data-in中的數(shù)據(jù)由1開(kāi)始遞增變化，數(shù)據(jù)存儲(chǔ)正確．由圖12可知，當(dāng)數(shù)據(jù)讀取請(qǐng)求信號(hào)req發(fā)出時(shí)，SDRAM讀取控制器開(kāi)始讀取SDRAM中的數(shù)據(jù)，每次請(qǐng)求數(shù)據(jù)讀取的總數(shù)為256個(gè)，同時(shí)將數(shù)據(jù)存儲(chǔ)到RAM中．?dāng)?shù)據(jù)讀取起始地址由0開(kāi)始，每讀完256個(gè)數(shù)據(jù)，讀取的起始地址加256，當(dāng)讀取完4次256個(gè)數(shù)據(jù)后，停止數(shù)據(jù)讀取．因此可知，數(shù)據(jù)讀取個(gè)數(shù)與數(shù)據(jù)讀取起始地址變化正確．為進(jìn)一步驗(yàn)證數(shù)據(jù)讀取的正確性，放大后的邏輯分析儀效果如圖13．?dāng)?shù)據(jù)輸出寄存器data-out中的數(shù)據(jù)，由1開(kāi)始依次遞增，因此，SDRAM讀取出來(lái)是正確的，同時(shí)也再次驗(yàn)證了存入SDRAM模擬數(shù)據(jù)的正確性．
3.4數(shù)據(jù)傳輸驗(yàn)證采樣結(jié)束后，需將SDRAM中的數(shù)據(jù)通過(guò)SPI通訊接口上傳給ARM主處理．具體的處理過(guò)程為:SPI在ARM主處理器的控制下，首先將CS置為0，然后發(fā)出CLK時(shí)鐘信號(hào)，每個(gè)CLK的上升沿將數(shù)據(jù)逐位通過(guò)MOSI發(fā)送出去，數(shù)據(jù)發(fā)送完后，將CS置為1．由圖14可知，數(shù)據(jù)發(fā)送寄存器data-out為依次遞增的數(shù)列，數(shù)據(jù)正確且完整，驗(yàn)證了數(shù)據(jù)發(fā)送正確性及完整性.
4結(jié)語(yǔ)
設(shè)計(jì)一種基于FPGA的多路數(shù)據(jù)采集與處理系統(tǒng)，實(shí)現(xiàn)了5路A/D的并行數(shù)據(jù)采樣、處理的功能．采用A/D芯片的串行SPI控制接口，節(jié)省了FPGA的硬件資源;2.78MSPS采樣速度達(dá)到了血液分析儀采樣速率的要求;乒乓存儲(chǔ)操作的方式，良好地匹配了數(shù)據(jù)采樣與存儲(chǔ)的時(shí)鐘．系統(tǒng)不但滿足了血液分析儀對(duì)數(shù)據(jù)采集、處理的要求，也可根據(jù)實(shí)際需求，實(shí)現(xiàn)對(duì)硬件電路的升級(jí)．與傳統(tǒng)數(shù)據(jù)采集系統(tǒng)相比，本系統(tǒng)具有運(yùn)行穩(wěn)定可靠、實(shí)時(shí)性強(qiáng)、靈活性好等特點(diǎn)，對(duì)性比價(jià)高的血液分析儀的研制具有一定的參考價(jià)值．
作者：詹從來(lái) 龍偉 丁遠(yuǎn)超 李富貴 單位：南昌大學(xué)信息工程學(xué)院