超大規模集成電路設計范文

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隨著半導體工業的發展和工藝的深入,VLSI(超大規模集成電路)設計正迅速地向著規模越來越大,工作頻率越來越高方向發展。顯而易見,規模的增大和頻率的提高勢必將產生更大芯片的功耗,這對芯片封裝,冷卻以及可靠性都將提出更高要求和挑戰,增加更多的成本來維護這些由功耗所引起的問題。而在便攜式設備領域,如智能手機、手提電腦等現在智能生活的必需品對芯片功耗的要求更為嚴格和迫切。

由于時鐘樹工作在高頻狀態,隨著芯片規模增大,時鐘樹規模也迅速增大,通過集成clockgating電路降低時鐘樹功耗是目前時序數字電路系統設計時節省功耗最有效的處理方法。Clockgating的集成可以在RTL設計階段實現,也可以在綜合階段用工具進行自動插入。由于利用綜合工具在RTL轉換成門級網表時自動插入clockgating的方法簡單高效,對RTL無需進行改動,是目前廣為采用的clockgating集成方法。

本文將詳細介紹clockgating的基本原理以及適用的各種clockgating策略,在實際設計中,應根據設計的特點來選擇合適的clockgating,從而實現面積和功耗的優化。綜合工具在對design自動插入clockgating是需要滿足一定條件的:寄存器組(registerbank)使用相同的clock信號以及相同的同步使能信號,這里所說的同步使能信號包括同步set/reset或者同步loadenable等。圖1即為沒有應用clockgating技術的一組registerbank門級電路,這組registerbank有相同的CLK作為clock信號,EN作為同步使能信號,當EN為0時,register的輸出通過選擇器反饋給其輸入端保持數據有效,只有當EN為1時,register才會輸入新的DATAIN。可以看出,即使在EN為0時,registerbank的數據處于保持狀態,但由于clk一直存在,clktree上的buffer以及register一直在耗電,同時選擇電路也會產生功耗。

綜合工具如果使用clockgating技術,那么對應的RTL綜合所得的門級網表電路將如圖2所示。圖中增加了由LATCH和AND所組成的clockgatingcell,LATCH的LD輸入端為registerbank的使能信號,LG端(即為LATCH的時鐘電平端)為CLK的反,LATCH的輸出ENL和CLK信號相與(ENCLK)作為registerbank的時鐘信號。如果使能信號EN為高電平,當CLK為低時,LATCH將輸出EN的高電平,并在CLK為高時,鎖定高電平輸出,得到ENCLK,顯然ENCLK的togglerate要低于CLK,registerbank只在ENCLK的上升沿進行新的數據輸出,在其他時候保持原先的DATAOUT。從電路結構進行對比,對于一組registerbank(n個registercell)而言只需增加一個clockgatingcell,可以減少n個二路選擇器,節省了面積和功耗。從時序分析而言,插入clockgatingcell之后的registerbankENCLK的togglerate明顯減少,同時LATCHcell的引入抑制了EN信號對registerbank的干擾,防止誤觸發。所以從面積/功耗/噪聲干擾方面而言,clockgating技術都具有明顯優勢。

對于日益復雜的時序集成電路,可以根據design的結構特點,以前面所述的基本clockgating技術為基礎實現多種復雜有效的clockgating技術,包括模塊級別(modulelevel)clockgating,增強型(enhanced)clockgating以及多級型和層次型clockgating技術。模塊級別的clockgating技術是在design中搜尋具備clockgat-ing條件的各個模塊,當模塊有同步控制使能信號和共同CLK時,將這些模塊分別進行clockgating,而模塊內部的registerbank仍可以再進行獨立的clockgating,也就是說模塊級別clockgating技術是可以和基本的registerbankclockgating同時使用。如果reg-isterbank只有2bit的register,常規基本的clockgating技術是不適用的,增強型和多級型clockgating都是通過提取各組registerbank的共同使能信號,而每組registerbank有各自的使能信號來實現降低togglerate。而層次型clockgating技術是在不同模塊間搜尋具備可以clockgating的register,也即提取不同模塊之間的共同使能信號和相關的CLK。

綜上所述,clockgating技術在超大規模集成電路的運用可以明顯改善寄存器時鐘的togglerate和減少芯片面積,從而實現芯片功耗和成本的降低。實際設計過程中,需要根據芯片電路的結構特點來選擇,針對不同的電路結果選擇合適的clockgating技術會實現不同效果。

作者：王英 王金城 單位：展訊科技杭州有限公司